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Entwicklung einer leistungsstarken RISC-V-Architektur als Hochtemperatur-ASIC für Tiefbohrsysteme
Hawich, M., 19 Mai 2026, Institutionelles Repositorium Leibniz Universität Hannover. 146 S.Publikation: Qualifikations-/Studienabschlussarbeit › Dissertation
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RISC-V Instruction Fetch Architecture Optimized for Harsh Environments
Hawich, M., Rumpeltin, N., Rücker, M., Stuckenberg, T. & Blume, H. C., 16 Mai 2026, in: International Journal of Parallel Programming. 54, 3, 20 S., 9.Publikation: Beitrag in Fachzeitschrift › Artikel › Forschung › Peer-Review
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A Hardware/Operating System Co-Design Approach for Energy Optimization in Harsh Environments
Rumpeltin, N., Thomas, T.-M., Rücker, M., Hawich, M., Lohmann, D. & Blume, H., 23 Sept. 2025, A Hardware/Operating System Co-Design Approach for Energy Optimization in Harsh Environments.Publikation: Beitrag in Buch/Bericht/Sammelwerk/Konferenzband › Aufsatz in Konferenzband › Forschung › Peer-Review
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High Performance RISC-V Processor for Application in Harsh Environments
Hawich, M., Rücker, M., Stuckenberg, T. & Blume, H. C., 29 Juli 2025, S. 1-2. 2 S.Publikation: Konferenzbeitrag › Paper › Forschung › Peer-Review
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Enhancing RISC-V Processor Performance in Harsh Environments through Data Cache Optimization
Frühauf, J.-L., Hawich, M. & Blume, H. C., 2024, 2024 Panhellenic Conference on Electronics & Telecommunications (PACET). IEEE, S. 1-4 4 S. (Panhellenic Conference on Electronics & Telecommunications (PACET)).Publikation: Beitrag in Buch/Bericht/Sammelwerk/Konferenzband › Aufsatz in Konferenzband › Forschung › Peer-Review
Malte Hawich
- Wiss. Mitarbeiter*in, Institut für Mikroelektronische Systeme, Fachgebiet Architekturen und Systeme
- Telefon+49 511 762 19611
- E-Mailmalte.hawichims.uni-hannoverde